Embedded Security

Mehr Security beim Einsatz von Mid-Range-FPGAs

| Autor / Redakteur: Ted Marena * / Peter Schmitz

Da die Herausforderungen, Designs sicher zu machen, immer wichtiger werden, müssen sich Entwickler für Lieferanten entscheiden, die ihre Systeme sicher machen können. Mid-Range-Density FPGAs stehen jetzt zur Verfügung, um die neuen Herausforderungen zu meistern, denen Embedded-Entwickler gegenüber stehen.
Da die Herausforderungen, Designs sicher zu machen, immer wichtiger werden, müssen sich Entwickler für Lieferanten entscheiden, die ihre Systeme sicher machen können. Mid-Range-Density FPGAs stehen jetzt zur Verfügung, um die neuen Herausforderungen zu meistern, denen Embedded-Entwickler gegenüber stehen. (Bild: gemeinfrei / CC0)

Für beste Datensicherheit in Embedded Systemen müssen Entwickler und Schaltungsarchitekten Security-Merkmale nicht nur in Software, sondern auch in Hardware implementieren. Ein neuer Ansatz für Mittelklasse-FPGAs adressiert moderne Security-Anforderungen und verspricht hohe Effizienz bei geringem Aufwand.

Datensicherheit ist seit mehreren Jahren ein heißes Thema in Embedded Designs. Allerdings bedeutet Security für jeden etwas anderes. Je nach Anwender bzw. Entwickler können sich Security-Anforderungen deutlich voneinander unterscheiden. Trotz des Security-Bewusstseins und der Diskussionen darüber, dass Embedded-Systeme ein höheres Maß an Sicherheit benötigen, müssen heute nur wenige Systeme verpflichtende Sicherheitsanforderungen erfüllen. Leider spielt das Thema Datensicherheit bei den meisten Design-Spezifikationen eine untergeordnete Rolle. Viele Entwickler und Schaltungsarchitekten gehen davon aus, dass sich ein System mit Software sicher machen lässt und sie sich nur mit dem Schutz der IP befassen müssen, die in ein FPGA implementiert wird. Doch nichts könnte weiter von der Wahrheit entfernt sein.

Entwickler und Schaltungsarchitekten müssen Security-Merkmale nicht nur in Software, sondern auch in Hardware implementieren. Werden Sie anders sein und sicherstellen, dass Ihr Produkt vor Cloning und Overbuilding geschützt ist? Möchten Sie sich von anderen abheben und Bausteine wählen, die Ihre IP schützen, damit Ihr Unternehmen sich vom Wettbewerb unterscheiden kann? Wenn Sie schon dabei sind, wie wäre es, die Datenkommunikation Ihres Systems zu schützen und Missbrauch zu verhindern sowie den guten Ruf Ihrer Marke zu erhalten? Falls Sie nicht genau verstehen, wie man diese Merkmale implementiert, sind Sie nicht alleine. Dieser Artikel erläutert die wichtigsten Funktionen, die erforderlich sind, um Ihr Design erheblich sicherer zu machen. Erfreulicherweise haben Sie die Möglichkeit – es gibt neue Mid-Range-Density FPGAs, die moderne Security-Anforderungen adressieren.

Kategorisierung der Security-Anforderungen

Der erste Schritt ist, die Security-Anforderungen eines Designs in zwei Gruppen einzuteilen: Design Security und Datensicherheit. Design Security beinhaltet Maßnahmen, die verhindern, dass IP dem FPGA entnommen wird. Dies bedeutet die Implementierung von Maßnahmen zum Verhindern von Angriffen mit der differentiellen Leistungsanalyse (DPA). Datensicherheit umfasst den Schutz von Cloud- und/oder M2M-Kommunikation (Machine to Machine) und die sichere Speicherung für PUF-basierte Schlüsselerzeugung sowie eine DPA-resistente Verschlüsselungs-Engine.

Lassen Sie uns jede Gruppe im Detail betrachten und Applikationsbeispiele heranziehen, die zeigen, wie neue Technologie — speziell neue Mid-Range-FPGA-Architekturen — diese Anforderungen adressiert.

Design Security – Sicherung des Bitstroms

Die meisten Ingenieure wissen, dass es wichtig ist, die Entnahme des FPGA-Bitstromes zu verhindern. Die übliche Methode ist, den Bitstrom mit einem Schlüsselwort zu verschlüsseln. Obwohl dies einen gewissen Schutz vor Angreifern bietet, reicht es für die heutigen Anforderungen nicht aus. Warum? Wegen der als DPA oder differentielle Leistungsanalyse bezeichneten Technologie.

Wenn ein Baustein eine Operation durchführt, zum Beispiel Lesen eines Schlüssels oder Entschlüsseln einer Schlüsseldatei, sendet er magnetische Signale aus, die mit einem elektromagnetischen Messfühler erfasst werden können. Vor kurzem wurde in einigen Metern Entfernung zu einem Design ein Test durchgeführt, der gezeigt hat, dass sich mit DPA-Techniken erkennen lässt, wann ein Schlüssel gelesen oder auf ihn zugegriffen wird. Es dauert nur wenige Minuten, um mit einem Messfühler und einem PC oder Logikanalysator das Muster in den Signalen herauszufinden und den Schlüssel zu ermitteln. Sobald der Schlüssel bekannt ist, lässt sich der Bitstrom des FPGA entschlüsseln. Lassen Sie mich wiederholen: Bitstrom lässt sich mit DPA, einem preiswerten Messfühler und einem PC ent- und verschlüsseln.

Doch es gibt eine Möglichkeit, die Bedrohung durch DPA zu eliminieren. Wonach Entwickler suchen müssen, sind FPGAs mit internen DPA-Gegenmaßnahmen. Bislang gab es nur eine begrenzte Zahl an FPGAs mit dieser internen Fähigkeit und viele dieser Bausteine sind am oberen Leistungsende angesiedelt und teuer. Ab sofort gibt es jedoch eine kostenoptimierte Mid-Range-Density FPGA-Familie mit internen DPA-Gegenmaßnahmen: Die kürzlich vorgestellte PolarFire FPGA-Familie von Microsemi, die sich für eine Vielzahl von Anwendungen eignet. Diese Produktfamilie verfügt über interne Eigenschaften, die eine Entnahme von Informationen durch DPA verhindern. Durch den Einsatz eines dieser Bauteile in Ihrem Design lassen sich DPA-Angriffe und die Entnahme von Bitstrom verhindern.

Gewährleistung der Datensicherheit in Mid-Range-FPGAs

Bild 1: PolarFire-FPGA mit Data-Security-Prozessor, PUF, RNG und sicherem nichtflüchtigem Speicher.
Bild 1: PolarFire-FPGA mit Data-Security-Prozessor, PUF, RNG und sicherem nichtflüchtigem Speicher. (Bild: Microsemi)

Immer mehr Geräte müssen mit der Cloud oder mit anderen Geräten verbunden werden und die Datensicherheit eines Systems ist von herausragender Bedeutung. Das FPGA ist typischerweise das Herz dieser Systeme und muss die Datensicherheit des Designs in angemessener Weise angehen. Hardware-Architekten müssen die Verantwortung zur Lösung dieser Problematik übernehmen, da Software-Lösungen alleine nicht ausreichen. Für eine sichere Datenkommunikation ist die übertragene Information zunächst zu verschlüsseln und auf der Empfängerseite zu entschlüsseln.

Doch dies sind lediglich High-Level-Anforderungen; ein spezieller Algorithmus und Schlüssel sind als Basis erforderlich, um die verschlüsselten Daten bereitzustellen. Es gibt viele gebräuchliche Algorithmen (einschließlich AES-256, SHA und ECC) und diese müssen auf einem zu nutzenden Schlüssel basieren. Für Datenverbindungen zur Cloud muss eine zweifache Schlüsselstrategie, genannt Public Key Infrastructure oder PKI, eingesetzt werden. PKI nutzt sowohl öffentliche als auch private Schlüssel.

Jeder Netzwerkknoten hat einen öffentlichen, zertifizierten Schlüssel, der von einem vertrauenswürdigen Dritten signiert oder genehmigt wird. Außerdem hat jeder Netzwerkknoten seinen eigenen privaten Schlüssel. Bei der sicheren Kommunikation nutzt man den zertifizierten öffentlichen Schlüssel des Netzwerkknotens, an den Daten übertragen werden, sowie den privaten Schlüssel zum Verschlüsseln der Daten. Nur der Netzwerkknoten mit seinem öffentlichen und privaten Schlüssel kann die Daten entschlüsseln. Dies ist eine grundlegende Beschreibung, wie Daten auf dem Weg in die Cloud gesichert werden.

Doch es gibt zwei wichtige Herausforderungen, die Hardware-Ingenieure meistern können. Die erste ist DPA, was bereits erläutert wurde – verfügt die Kryptografie-Engine (entweder die FPGA-Logik oder der Kryptografie-Prozessor) über interne DPA-Gegenmaßnahmen? Falls nicht, kann der private Schlüssel ermittelt und die Datenkommunikation gefährdet werden.

Als zweite Herausforderung bzw. Frage stellt sich, wie der private Schlüssel geschützt ist. Es gibt zahlreiche Hardware-Komponenten, die einen Schlüssel schützen können. Doch am sichersten ist ein System, bei dem sich eine Physikalisch Unklonbare Funktion (PUF) im FPGA befindet, welche die einzigartigen Merkmale jedes Silizium-Dies als eine Art biometrischer Fingerabdruck des Bausteins heranzieht.

Mit einer PUF und nichtflüchtigem Speicher kann ein Schlüssel mit der am wirksamsten geschützten Verschlüsselung gespeichert werden. Für Designs, bei denen die Datenkommunikation geschützt werden muss, sollten Entwickler FPGAs einsetzen, die interne DPA-Gegenmaßnahmen für die Fabric oder einen Kryptografie-Prozessor enthalten und einen Baustein mit PUF, Zufallszahlengenerator (Random Number Generator, RNG) und sicherem Schlüsselspeicher enthalten. Mid-Range-Density FPGAs der Familie PolarFire wurden entwickelt, um private Schlüssel zu schützen und eine komplett sichere Datenkommunikation zu ermöglichen. Bild 1 zeigt die Funktionsblöcke des Bausteins.

Dieser Bausteintyp vereinfacht die sichere Datenkommunikation wesentlich. Alle wichtigen Funktionsblöcke, darunter ein DPA-sicherer Kryptografie-Prozessor, PUF, Schlüsselspeicher und Zufallszahlengenerator befinden sich auf dem Chip. Der Entwickler muss lediglich den Prozessor programmieren, um mit dem Zufallszahlengenerator auf Basis eines bestimmten Verschlüsselungsprotokolls (zum Beispiel AES 256) den Schlüssel zu generieren sowie die interne PUF zum sicheren Speichern des Schlüssels heranziehen und schon implementiert der Kryptografie-Prozessor die sichere Kommunikation! Am überzeugendsten ist, dass für eine sichere Kommunikation nur sehr wenig FPGA-Ressourcen erforderlich sind.

Da die Herausforderungen, Designs sicher zu machen, immer wichtiger werden, müssen sich Entwickler für Lieferanten entscheiden, die ihre Systeme sicher machen können. Mid-Range-Density FPGAs stehen jetzt zur Verfügung, um die neuen Herausforderungen zu meistern, denen Embedded-Entwickler gegenüber stehen. Dazu gehören Design Security mithilfe von DPA-Gegenmaßnahmen und Datensicherheit mit Kryptografie-Prozessoren. Diese Security-Lösungen kommen ferner mit weniger Energie aus und ermöglichen kleinere Formfaktoren. Entwickler dürfen Sicherheitsanforderungen künftig nicht mehr übersehen. PolarFire-FPGAs bieten die Sicherheitsfunktionen, die der Markt verlangt und verfügen genau über die Ressourcen, Leistungsfähigkeit und Effizienz, welche Entwickler fordern.

Der Autor dieses Beitrags ist auch als Referent auf dem FPGA-Kongress 2018 vertreten (11.-13. Juni in München Dornach). www.fpga-kongress.de

Dieser Beitrag erschien zuerst auf dem Portal Elektronikpraxis. Verantwortlicher Redakteur: Sebastian Gerstl.

* Ted Marena ist Director of FPGA-Marketing bei Microsemi.

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